keep synthesisは、Verilog HDLの合成アトリビュートです。あなたは、このアトリビュートにより組み合わせ論理ノードを保持して、SignalTap IIロジック・アナライザでそのノードを観測することができます。
wire get_now /* synthesis keep */ ; wire get_word /* synthesis keep */ ; assign get_now = (async_count == 7'h9 || async_count == 7'h11 || async_count == 7'h19 || async_count == 7'h21 || async_count == 7'h29 || async_count == 7'h31 || async_count == 7'h39 || async_count == 7'h41 )? 1'b1 : 1'b0; assign get_word = (idle1 == 1'b1 && idle2 == 1'b0)? 1'b1 : 1'b0;
他の有用なアトリビュートとして、レジスタのための/* synthesis noprune */と/* synthesis preserve */があります。
http://quartushelp.altera.com/15.0/mergedProjects/hdl/vlog/vlog_file_dir.htm